標題: 超大型積體電路設計與計算機自動輔助設計---子計畫五:針對面積、功率及可測試性考慮之 邏輯合成系統研究
The Study of Logic Synthesis Systems Targeting on Area, Power and Testability
作者: 沈文仁
國立交通大學電子工程研究所
關鍵字: 邏輯合成;可測試性;組合邏輯;序向邏輯;中斷故障;可程式邏輯陣列;Logic synthesis;Testability;Combinational logic;Sequential logic;Breakfault;PLA
公開日期: 1994
摘要: 由於特殊應用積體電路的發展,邏輯設計的 規格隨著應用的不同而有相當程度的差異.在 這種趨勢下,邏輯合成的階段也必須能依需求 的不同來提供不同的解決方案.在本年度計畫 中,我們將探討在不同設計需求,如低消耗功率 、高可測度等要求時,邏輯合成所面臨的問題 及其解決方法.本計畫共包含四個部分.在第一 個子題中,我們將分別從電路的不同層面(邏輯 閘輸入的排列順序、邏輯閘的組合、電路的架 構組合等)來探討功率消耗和電路架構間的關 係.藉此研究,希望能經由多方面的努力達到降 低消耗功率的目標.在本計畫的第二個子題中, 我們將研究完全可測試之串接式序向電路的邏 輯合成.當兩個完全可測試的序向電路串接在 一起時,由於彼此間的配合度不夠,因此,兩者串 接後很可能會含有無法測試的故障.為了避免 這種情形,在進行邏輯合成時,所合成的電路必 須滿足一些條件.本子題之目的即是要發展一 套程序,讓使用者能有效率的設計出完全可測 的串接式序向邏輯電路.在本計畫的第三個子 題中,我們將研究提出一個適用於多階邏輯合 成的函數代入運算.和一般代入運算不同的地 方在於,函數代入運算是以每個節點所包含的 內容,而非以其表示式來進行代入運算.利用這 個函數代入運算將可簡化較為複雜的多階邏輯 電路.在本計畫的第四個子題中,我們將針對可 程式邏輯陣列之中斷故障的可測試性邏輯合成 進行研究,期望經由特殊的邏輯合成方式來降 低中斷故障的測試成本.本計畫中所有程式將 在SUN工作站的UNIX系統下以C語言完成.
官方說明文件#: NSC83-0404-E009-032
URI: http://hdl.handle.net/11536/97597
https://www.grb.gov.tw/search/planDetail?id=127650&docId=21350
Appears in Collections:Research Plans