標題: 多晶薄膜電晶體通道層缺陷分布分析與多晶鍺薄膜電晶體之研製
Characterization of the Trap Density in the Polycrystalline Channel of a Thin-Film Transistor and the Fabrication of Poly-Ge Thin-Film Transistors
作者: 林鴻志
HORNG-CHIHLIN
交通大學電子工程系
關鍵字: 低溫複晶矽;缺陷密度;場引發汲極;蕭特基複晶矽薄膜電晶體;複晶鍺
公開日期: 2004
摘要: 低溫複晶矽薄膜電晶體已成為主動式陣列液晶顯示器的主要選擇之一。然而元件的 性質和複晶矽薄膜中缺陷密度(DOS, density of localized states)息息相關。目前一般常 用的分析DOS 方式是場效電導法(field-effect conductance, FEC)。不過,FEC 的主要限 制,在於n-channel device 僅能量取band gap 上半區靠近conduction band 部份的DOS, p-channel device 則僅能量取band gap 下半區靠近valence band 部份的DOS,因此必須 同時製造這兩類型的元件才能一窺DOS 的全貌。為能更有效率且更成本地利用FEC 法,具有雙嚮導通性能 (ambipolar conduction)的蕭特基複晶矽薄膜電晶體(Schottky Barrier TFT with Field Induced Drain)便能扮演一適當的角色。因為只需適當的改變偏 壓,在同一顆元件上即展現p 與n 的特性。如此,複晶膜內整個energy-gap 中的DOS 只需用一個元件即可量測出來。為求進一步的應用,我們可以改變主動區的材料種類, 諸如複晶矽鍺,甚至採用有機材料等。相信此分析方法的提出亦將對學術與產業界能有 實質的助益。另一方面,在探討元件主動區材料的選擇,複晶鍺(poly-Ge)薄膜電晶體相 較於傳統的複晶矽薄膜電晶體而言,具有較高的電洞遷移力與較低的製程溫度等優點, 特別是後者,對於應用在塑膠或金屬基板的低溫TFT 製作而言相當有吸引力。不過由於 缺乏適當的閘極介電層,因此一直沒有被廣泛的採用。本計畫將已日趨成熟的高介電材 料(High-K)沈積技術,搭配鍺薄膜沈積技術,用以製備具有穩定高品質之閘極介電層的 複晶鍺薄膜電晶體。並且研究不同製程參數對於薄膜沈積,閘極界面特性之影響。最後, 我們將製作鍺通道雙極性蕭特基薄膜電晶體,並使用場效電導法技術來分析其缺陷之分 佈。用以驗證其薄膜品質及缺陷分佈。
官方說明文件#: NSC93-2215-E009-079
URI: http://hdl.handle.net/11536/91128
https://www.grb.gov.tw/search/planDetail?id=1026829&docId=195219
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