標題: 針對多重資料記憶體模組DSP架構探討指令排程法
A Study of Instruction Scheduling Algorithms for DSP Architecture with Multiple Data-Memory Modules
作者: 陳正
CHEN CHENG
國立交通大學資訊工程學系(所)
關鍵字: 數位訊號處理器 (Digital Signal Processor;DSP);多重資料記憶體模組 (MultipleData-memory Modules);異質性暫存器集合 (Heterogeneous Register Set);指令排程(Instruction Scheduling);變數儲存 (Memory Offset Assignment)
公開日期: 2005
摘要: 在以往數年中,我們已在國科會的資助下,深入研究過多處理機系統及平行編譯技術二 個領域,最近則針對數位訊號處理器架構,尤其是包含多重資料記憶體模組及異質性暫存器 集合者,探討高效能指令排程法。有鑑於多媒體通訊的蓬勃發展,數位訊號處理器的需求與 日俱增,但影響其效能甚鉅的相關編譯技術,功能卻往往不如預期。因此在本計畫中,我們 將根據以往的研究經驗,持續針對不規則性頗高的數位訊號處理器架構,探討及設計完整的 指令排程法。 首先我們將數位訊號處理器架構的編譯過程分成五個步驟:umcompacted code generation、code compaction、variable partition、register assignment 及memory offset assignment。 而本計畫對編譯技術的探討可分為二大方向,分別設計涵蓋前四個步驟的指令排程法,以及 針對第五個步驟的變數儲存方法。在第一個方向中,我們會先根據特定DSP架構的特性開發 指令排程法雛型,再逐步將其延伸為適用於類似架構的通用演算法,並加入低功率消耗排程 議題的考量。至於第二個方向,我們預計設計二種變數儲存的方式,分析它們的優缺點及適 用性,最後嘗試將它們與之前的指令排程法結合,形成涵蓋全部五個編譯步驟的完整演算法。 另外在之前的相關研究計畫中,我們已提出數學模組可用來初步評估新方法,若是時間允許, 也會實作相關模擬評估環境,將新方法做完整的測試評估。
官方說明文件#: NSC94-2213-E009-117
URI: http://hdl.handle.net/11536/90534
https://www.grb.gov.tw/search/planDetail?id=1136915&docId=217293
顯示於類別:研究計畫


文件中的檔案:

  1. 942213E009117.PDF