Title: Design of easily testable multiplier for modulo (2□+1)
Authors: 黃維宏
Huang, Wei-Hong
沈文仁
Shen, Wen-Ren
電子研究所
Keywords: 餘數乘法器設計;電子工程;ELECTRONIC-ENGINEERING
Issue Date: 1991
Abstract: (2□+1)餘數乘法器在很多應用上都是很重要的運算,例如假亂數之產生、密 碼、Fermat數轉換及餘數系。為了設計方便,我們首先推導出兩種能將(n+1) 位元運算子轉換為n位元運算子的方法,接著我們設計了一新的n位元餘數乘法器 。結合此一乘法器和前面兩種轉換法,我們可以得到兩個適合超大型積體電路製作 的架構,在完成全客戶佈局和模擬後,我們發現新架構只需要較少的面積但卻能有 較高的速度。最後我們在稍許修改電路後,使得此二乘法器很容易測試;經過修改 後,其中一個乘法器為C-可測(C-testable),另一乘法器的測試樣本數則只和n成 線性關係。
URI: http://140.113.39.130/cdrfb3/record/nctu/#NT804430011
http://hdl.handle.net/11536/56463
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